Intel 18A 细节与成本、DRAM 4F2 与 3D 的未来、背面供电的采用（或不采用）、中国的 FlipFET、从原子到晶圆厂的数字孪生等
VLSI 2025 综述
长期读者会记得，SemiAnalysis 不仅涵盖数据中心和 AMD。今天我们回归半导体，带来今年 VLSI 会议（顶级设计与集成会议）最佳内容的技术综述。其中包括芯片制造的最新进展：晶圆厂数字孪生、先进逻辑晶体管和互连的未来、1x nm 节点之后的 DRAM 架构等。我们将讨论 Intel 的 18A 工艺并与台积电比较，背面供电将在何处采用（以及何处不会），以及 4F2 与 3D DRAM 中可能的赢家。
数字孪生：从原子到晶圆厂
半导体设计和制造正变得指数级复杂，增加了开发成本并延长了设计周期。数字孪生允许在加速的虚拟环境中进行设计探索和优化。通过这种方式，工程师可以在任何硅片进入晶圆厂之前确保设计有效。
数字孪生涵盖半导体设计的整个尺度：
原子级：在晶体管接触和栅极的材料工程中模拟原子间的量子相互作用和牛顿相互作用
晶圆级：在虚拟硅中优化工具腔体和工艺配方，以提高良率和性能
晶圆厂级：通过协调整个设备群的维护和管理，最大化晶圆厂生产力
在原子模拟方面，Synopsys 概述了其 QuantumATK 套件，用于晶体管接触和栅极氧化层堆叠设计的材料工程，这些对器件性能至关重要。传统的密度泛函理论（DFT）对原子间量子效应的建模最为准确，但计算成本高，而传统的力场模拟牛顿原子相互作用速度快但精度有限。GPU 加速的 DFT-NEGF（非平衡格林函数）仅使用 4 个 A100 相比 CPU 实现了 9.3 倍的加速，而使用矩张量势的机器学习力场模拟实现了接近 DFT 的精度，计算成本为 17 分钟，而传统 DFT 需要 12 天。
这些原子模型对于理解不同材料层之间界面处发生的电相互作用至关重要。在接触工程中，MLFF 用于生成晶体硅和非晶硅化物之间的接触界面，模拟边界发生硅化时的互扩散深度。然后使用 DFT-NEGF 计算界面上的接触电阻和电流-电压曲线。对于栅极氧化层设计，使用 MLFF 构建复杂的多层功函数金属堆叠，并模拟其结构和化学成分。然后可以通过 DFT 引入和优化偶极掺杂剂，DFT 还进行静电分析以计算关键参数，如有效功函数、肖特基势垒高度和等效氧化层厚度。随着我们进入环绕栅极设计方案，这些原子模拟在选择合适材料方面变得更加重要。
在晶圆级虚拟硅优化方面，Lam Research 展示了其 Coventor SEMulator3D 软件的工作。随着晶体管几何形状从平面到 FinFET 再到 GAA 的复杂性增加，可能的工艺配方组合数量呈指数级增长，他们
被市场称为“Lam定律”。虚拟晶圆制造通过使用经过优化的参数训练的模型进行工艺模拟，使工程师能够扩大工艺窗口并提高良率，同时减少验证变更所需的物理测试晶圆周期数。Lam还将其沉积和刻蚀工具构建为数字孪生，通过等离子体流动模拟构建虚拟腔室，以帮助配方预测，同时优化腔室设计以实现晶圆均匀性。
这些模拟工具已用于工艺窗口研究，以选择具有最宽工艺窗口的背面接触方案，同时研究每个配方如何影响纳米片晶体管上的应力与应变。高深宽比刻蚀方案也利用虚拟环境来预测给定输入掩模图案的工具输出刻蚀轮廓。这些刻蚀轮廓与目标输出轮廓进行比较，并给出一个距离值，随后在数字孪生中通过进一步测试将其最小化。
上升到晶圆厂层面，Lam还介绍了实现“熄灯”晶圆厂所需的工作。这是一种无需人工干预的晶圆厂，因此可以关灯。工具群需要在虚拟孪生中以近实时速度进行编排，以协调工具停机时间并最大化晶圆厂生产力。工具本身需要具备“自我感知”的预测性维护能力，利用内置的计量工具检测工具在其生命周期内的对准和工艺漂移。对于熄灯晶圆厂，每个工具应至少实现1年无人工干预的不间断运行，并在故障后自动恢复和自行请求维护。
工具的维护将通过机器人部件交付以及耗材和磨损件的安装自动进行，工具设计需围绕机器人维护展开。尽管Lam提出了2035-2040年的概念目标，但熄灯晶圆厂面临的主要障碍是来自不同供应商的工具之间的数据和连接性，以及维护流程的标准化。
台积电在后段工艺中的DRAM
随着SRAM位密度不再随新工艺节点提升，台积电研发部门寻求复兴eDRAM以提高芯片缓存密度。嵌入式DRAM上一次出现是在格罗方德14nm工艺的IBM z15上。这里的主要创新在于，台积电可以在后段金属层内制造整个存储阵列，DRAM晶体管和电容的形成方案在后段工艺的400°C温度限制内。这释放了前段晶体管和下层金属层用于功能逻辑模块。随着现代处理器设计增加SRAM与逻辑面积的比例，能够在有源逻辑之上堆叠基于DRAM的最后一级缓存将代表可扩展性和设计上的突破。
然而，所展示的成果仍处于研发早期阶段，可用的先进逻辑区域仅用于容纳DRAM外围逻辑（字线驱动器和感测放大器）以提高存储密度。所制造的4Mbit宏单元位密度仅为63.7 Mb/mm²，甚至不到现代高密度6T SRAM的2倍。作为参考，美光最新的1-gamma DRAM密度约为其9倍，但缺乏作为片上缓存的性能和可访问性。
尽管台积电未透露该技术何时可用于产品化，但它确实显示出该技术未来几代的巨大潜力，将从根本上改变缓存
hips 设计。
DRAM：4F2 和 3D
DRAM 在其五年路线图上有两个拐点：4F2 和 3D。当前已使用超过十年的 6F2 仅能扩展到 1d 节点。随着 1c 现已大规模量产，1d 应在未来 1-2 年内推出。SK 海力士强调了在 1d 之后扩展的几个关键挑战：
存储单元接触区域，特别是存储节点接触（存储电容器连接到下方的控制晶体管）随单元关键尺寸呈二次方缩小。接触必须足够大且对准良好，以在晶体管和电容器之间提供良好的电气连接，但又不能太大或错位，以免与相邻单元短路。这就是上图中的“单元接触开口余量”，随着每个节点而缩小。在 1d 节点，工艺和工具达到可行且高良率工艺的极限。
缩小的器件和互连中的电阻也随着尺寸缩小而增加。这就是上文提到的“单元外部电阻”。它是存储单元与读出放大器之间所有电阻元件的总和。位线接触和局部位线（金属）导线本身是两个主要贡献者。两者在缩小时电阻都会增加。这会减慢单元操作速度并降低单元的读取余量，两者都是不可取的。操作速度受单元与位线之间电荷转移的影响，随着该路径电阻的增加而减慢。电阻还会削弱读出放大器看到的电压差。如果太小，单元无法可靠读取——存储器无法工作。
4F2 解决了这些问题以及更多问题。我们不会重复架构的基础知识——请参阅上面链接的我们的 Memory Wall 报告——但一些细节很有趣：
6F2 中的单元接触挑战源于位线和存储节点接触在同一层上的拥挤（下图中存储节点接触表示为 BC 埋入式接触）。
从侧面看，很容易看出位线与接触之间的余量有多小：
相比之下，4F2 布局中的垂直沟道晶体管（VCT）；埋入式位线拥有自己的空间，远离任何其他组件。电流路径也短得多，直接从电容器向下，通过垂直沟道，直接到位线。在 6F2 中，路径向下穿过“U”形沟道底部再向上，更长，因此电阻更高。
当然，实施 4F2 存在挑战，否则它早已被采用。埋入式位线和垂直沟道晶体管都是高深宽比的，对刻蚀和沉积工具来说很困难。直到几年前，沉积工具还无法用所需的金属（可能是 Ru 或 Co）填充深沟槽用于位线。单元布局虽然减少了一些对准挑战，但仍然更密集，因此需要 EUV 光刻。最后，当 6F2 仍然可扩展时，根本没有理由冒险改变架构。
4F2 开发中仍有一些未知因素，可能决定哪家晶圆厂能够实现最低每比特成本和良好良率，以及哪些工具供应商可能受益。栅极结构对存储单元性能至关重要，可能是双栅极甚至全环绕栅极。SK 海力士和其他公司仍在决定。
此外，还有外围电路在存储单元下方和外围电路在存储单元上方的选择。传统上，外围电路
原本可以位于晶圆正面的存储单元旁边，但为了提高整体密度，它将被移到存储单元阵列下方。Peri-under-cell 类似于逻辑芯片的背面供电，需要将第二个晶圆进行熔融键合。控制晶体管先在前端阵列中构建，然后键合支撑晶圆，翻转晶圆，再构建外围电路。最后再次翻转以添加存储节点接触和电容器本身。能从中获得增量收益的设备供应商与 BSPDN 供应链类似——CMP、熔融键合、TSV 蚀刻。
Peri-on-cell 只是将完整的存储节点阵列晶圆和外围晶圆进行混合键合。虽然这提供了一定的工艺宽容度——制造外围电路时无需担心损坏阵列，反之亦然——但它要求混合键合的间距远低于 50nm。这比当前最先进水平低一个数量级。尽管如此，至少 SK 海力士正在研发中，而且其他应用将推动混合键合机的发展。
最后，3D DRAM 也在并行开发中。目前的进展表明，在 3D 技术成熟之前，很可能会有几个 4F2 节点。中国芯片制造商可能成为颠覆者，因为他们有强烈的动机开发 3D 技术，因为它不依赖于先进光刻。
NVDRAM
美光的 NVDRAM（NV 代表非易失性）在首次亮相于 IEDM 2023 的 18 个月后再次出现。这是他们的铁电（HZO）DRAM，采用 4F2 架构、钌字线和阵列下 CMOS。如果你想用所有最新技术制造一种昂贵的存储器，这大概就是你的做法。
与前一篇论文相比，位单元尺寸缩小了 27%，达到边长 41nm，且性能没有下降。这使得密度接近 0.6 Gb/mm²，远高于目前任何大规模商业 DRAM。
理论上，NVDRAM 比传统 DRAM 有一点优势，因为它不需要浪费电力和时间进行刷新周期。不幸的是，节省的电量大约为每年 1 美元。当单条 DIMM 的价格在 300 美元以上时，整个生命周期节省的能源远远不足以证明这种特殊产品的高价是合理的。至少，关于钌字线、4F2、垂直沟道晶体管和阵列下 CMOS 的工作都适用于即将到来的 DRAM 节点。
二维材料
替代硅的门槛很高。任何替代品不仅必须提供性能更好、密度更高的晶体管，还必须实用。硅晶圆是一种商品，可以轻松在选定区域掺杂以形成晶体管沟道。二维材料在工业规模上尚不实用。我们多次提到，晶圆上生长是关键障碍。但如果芯片制造商或实验室正在解决这个问题，他们对此保持沉默。我们看到的关于其他创新的论文——英特尔改进接触形成、三星构建具有二维沟道的 CFET——令人印象深刻，但如果材料无法首先以经济的方式生长，最终都是徒劳。
叉片
全环绕栅极不再是逻辑芯片的“下一个大事件”，它正在向大规模量产迈进。叉片和 CFET 已经接过了激动人心的下一代架构的接力棒。作为 GAA 的演进，叉片通过在 N 型和 P 型 CMOS 之间添加介电壁，使它们更紧密地靠在一起。
在传统架构中，NMOS 和 PMOS 器件之间的间距受到寄生效应的限制。
ic 电容和闩锁威胁。寄生电容增加意味着芯片运行速度变慢、功耗增加。闩锁是晶体管的彻底失效，使输入电压 Vdd 拥有直接到地的不可控路径。已有一些技术——最重要的是浅沟槽隔离——用于缓解这些影响。
Forksheet 是一种沿相同思路的新技术，理论上更优。虽然 NMOS 和 PMOS 之间的材料一直是一种绝缘介质，但 forksheet 需要一层精致的超低 k 材料以实现更紧密的间距。这给制造工艺带来了新的集成挑战和额外成本。
开发一种能够沉积为纳米级厚度的高质量薄膜，同时又能承受后续晶体管形成工艺的材料并非易事。刻蚀或沉积引起的等离子体损伤是一个特殊问题。大多数论文没有详细说明其材料解决方案，但可以推测，传统上在超低 k 介质领域领先的 AMAT 正在发挥作用。
Forksheet 的栅极控制能力名义上也比全环绕栅极差。这是因为栅极仅包裹晶体管沟道的三个侧面，第四个侧面紧贴 forksheet 壁。它基本上是一个侧放的 finFET。与 GAA 相比，密度增加但静电控制变差并不一定是一个好的权衡。有几种变通方法：1) 略微回刻 forksheet 壁，为栅极材料留出空间以包裹沟道的第四侧，但牺牲部分缩放优势；2) 增加额外的纳米片以改善静电控制，但增加成本和集成复杂度。
台积电、IBM 和 IMEC 都广泛讨论了 forksheet。对于 IBM 和 IMEC，这具有有限的商业相关性。对于台积电，愿意详细讨论甚至可能是一个负面信号，表明实际采用的可能性不大。目前，没有任何公开宣布的节点——直到 14 埃系列——使用 forksheet。
CFET 时间线
即便如此，forksheet 的潜在继任者已经在讨论中。CFET 已经流行了几年，我们之前已经介绍过基础知识：
目前的工作正朝着工业化方向进行。单个器件的实验室演示效果很好，在幻灯片上看起来很棒，但成本高、良率低。尽管它们在会议上很受欢迎，但我们认为 CFET 真正大规模采用仍需十年时间。来自英特尔的一位演讲者在关于“超越 RibbonFET”的演讲中直接表示：“我们可能还会看到全环绕栅极再持续十年。”与铜互连和 finFET 一样，逻辑核心技术往往比预期延长 1-2 个节点。
中国的 FlipFET 设计
尽管受到各种制裁，中国在半导体研发方面并未放缓。在所有提交的学术论文中，北京大学的 FlipFET 设计引起了最多关注，展示了一种新颖的图案化方案，能够实现与 CFET 相似的 PPA，而无需面对单片或顺序集成的难题。
本质上，FlipFET 概念从为顶部和底部晶体管形成鳍或纳米片开始，但仅对顶部晶体管进行高温源/漏外延，然后翻转晶圆并暴露背面进行处理。在再次翻转晶圆以完成两侧的低温工艺之前，先对接触和 BEOL 金属层进行图案化。这种方法产生了一种自对准
晶体管叠层，无需单片CFET必须克服的高深宽比工艺。从两侧形成栅极也使得上下器件之间的阈值电压调节更容易。
然而，FlipFET的主要缺点是成本，以更容易集成有源晶体管为代价，换来多个背面工艺流程，更容易出现晶圆翘曲和套刻误差，从而降低良率。到目前为止，该实验室仅在不同晶圆上分别制造了正面和背面晶体管，这让人怀疑另一个晶体管的制造是否会影响第一个晶体管的器件性能。晶圆翻转后细间距接触和金属的对准也是一个问题，但应该不会比其他CFET方案更具挑战性。
虽然中国实验室已经展示了硅基FlipFET，但他们并未止步于此。他们提出并建模了FlipFET设计的进一步创新，例如具有自对准栅极的FlipFET、在隔离墙内嵌入电源轨的叉片式FlipFET，甚至将FlipFET概念应用于具有高深宽比通孔的单片CFET，以实现4层晶体管设计。
18A工艺细节
重点论文是英特尔的18A工艺介绍。这是首次详细公开审视真正的高量产背面供电工艺。
英特尔声称，与Intel 3基线相比，18A的SRAM缩放比例达到30%。从FinFET过渡到GAA时，预计会有如此大的单次收益。单元图清楚地显示了用单叠层宽纳米带取代两个鳍片所实现的缩小：
比较高密度（HD）单元面积，18A与台积电N5和N3E相当，为0.0210 µm²。N2也应该从FinFET到GAA的过渡中至少获得一些收益，但声称的22% SRAM缩放（与N3E相比）很可能主要来自外围电路而非存储单元本身。总体而言，18A的密度可能略低于N3P，比N2低约30%。